Tugas pendahuluan 1 modul 2 sisdig

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Download File  

Percobaan 1 Kondisi 8

 1. Kondisi[Kembali]

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care led diganti logicprobe

2. Gambar Rangkaian Simulasi [Kembali]

Rangkaian sebelum di simulasikan

Rangkaian setelah disimulasikan  :

                                    

                

3. Video Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Pada Rangkaian terdapat 2 ic :

    1. 7474 (D Flip-flop)

        pada ic terdapat:

• D sebagai input

• R (reset) 

• S (set) 

• CLK akan mengatur ic untuk aktif dan mati, dimana untuk ic 7474  akan aktif high

• Q sebagai output 

• Q' merupakan kebalikan Q 

• J dan K sebagai input

• R (reset) 

• S (set) 

• CLK akan mengatur ic untuk aktif dan mati, dimana untuk ic 74LS112  akan aktif low

• Q sebagai output 

• Q' merupakan kebalikan Q 

    2. 74LS112(JK Flip-flop)

           pada ic terdapat:

    setiap input pada ic dihubungkan ke saklar yang terhubung ke power (1) dan ground (0) untuk mengatur logika sesuai kondisi yang diinginkan. Rangkaian D flip-flop dan JK flip-flop pada percobaan kondisi 8 berdasarkan kondisinya itu berada dalam keadaan reset (R) dan set (s) sehingga output yang dihasilkan berupa toogle. Sehingga saklar B2-B6 = dont care, karena tidak akan memengaruhi output sama sekali. Output yang dihasilkan selama D flip-flop dan JK flip-flop berada dalam keadaan tetap bernilai 1.

5. Link Download [Kembali]

• Rangkaian Simulasi
• Video Percobaan