tp 1 modul 3 sisdig
Percobaan 1 Kondisi 10
1. Kondisi[Kembali]
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan RS flip flop dan output seven segment
2. Gambar Rangkaian Simulasi [Kembali]
Rangkaian
3. Video Simulasi [Kembali]
Rangkaian merupakan counter asyncronous, dimana sinyal generator hanya dihubungkan ke salah satu flipflop dan flip flop lainnya menerima sinyal clock dari output flip flop sebelumnya.
karena set dan reset dalam keadaan tidak aktif, dan kita menggunakan ic jk sr flip flop maka output akan dalam keadaan toogle sehingga cocok untuk diaplikasikan kedalam rangkaian counter. karena kondisi menetapkan untuk keluaran 7 segment, kita menggunakan 7 segment.
5. Link Download [Kembali]
Komentar
Posting Komentar